Im Zentrum des Projekts „Härtung der Wertschöpfungskette durch quelloffene, vertrauenswürdige EDA-Tools und Prozessoren (HEP)“ stehen RISC-V-Prozessoren. RISC-V ist eine neue, offene und freie Befehlssatzarchitektur und bildet somit die Schnittstelle zwischen Software und Hardware. RISC-V gilt als vielversprechender quelloffener Standard für alle Einsatzbereiche. Ziel des Projekts ist die Entwicklung eines gehärteten, formal verifizierten RISC-V Prozessors, der kryptographische Operationen mit speziellen Hardwarestrukturen beschleunigen kann. Die Härtung des Chips zielt darauf ab, möglichst wenige Schwachstellen für physikalische Angriffe auf das System zu bieten. Die Modifizierbarkeit eines verifizierten RISC-V-Prozessors bietet das Potential, sichere Anwendungen für das Internet der Dinge zu ermöglichen und z.B. in der Automobilbranche einen neuen Standard zu etablieren. Deshalb sollen im Projekt auch Erweiterungen für quelloffene Werkzeuge zum Schaltungsentwurf – sogenannte Electronic Design Automation (EDA) Tools – entwickelt und implementiert werden, die Härtungsmaßnahmen automatisiert in die Schaltungen integrieren. Außerdem soll untersucht werden, wie sich Hardware-Trojaner vom Design bis hin zur Fertigung einfügen lassen und welche Schutzmaßnahmen gegen solche Angriffe möglich sind.
Partner
- IAV GmbH Ingenieursgesellschaft für Auto und Verkehr
- Elektrobit Automotive GmbH
- Fraunhofer-Institut für Sichere Informationsanlagen (SIT)
- Leibniz Institute for High Performance Microelectronics (IHP)
- Hochschule RheinMain
- Ruhr-Universität Bochum, Lehrstuhl für Security Engineering
- Technische Universität Berlin, Department Security in Telecommunications
